Buatlah
rangkaian J-K flip flop dan D flip flop seperti pada gambar pada
percobaan dengan ketentuan input B0=1, B1=1, B2=1, B3=clock, B4=0,
B5=don’t care, B6=0.
2. Gambar
[Kembali]
3. Video simulasi
[Kembali]
- JK Flip Flop
Pada
rangkaian J-K Flip-Flop di dalamnya juga terdapat R-S Flip-Flop, hal
ini dikarenakan J-K Flip-Flop merupakan pengempangan dari R-S Flip Flop.
Dimana sesuai dengan kondisi yang telah dipilih bahwasannya input
masukan pada R dan S berlogika 1. R-S Flip-Flop akan aktif hanya jika
bekerja pada aktif low, dikarenakan pada kondisi yang dipilih R-S
Flip-Flop berlogika 1, maka R-S tidak aktif. sehingga pada output hanya
bergantung pada input J-K, dimana jika J berlogika 1 maka Q berlogika 1
dan Q' berlogika 0. dan tidak ada pengaruh dari R-S Flip-Flop
- D Flip Flop
Pada
rangkaian D Flip-Flop, logika output akan sama dengan logika input,
dengan syarat adanya aktif high pada input clock, dimana aktif high
sendiri adalah perubahan kondisi dari logika 0 ke logika 1. pada kondisi
ini, input clock berlogika 0, sehingga tidak ada terjadinya aktif high
pada rangkaian tersebut, mengakibatkan output tidak akan mengalami
perubahan walaupun nilai dari input D berubah-ubah.
5. Link download [Kembali]
Tidak ada komentar:
Posting Komentar