Laporan akhir 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan bahan

3. Rangkaian simulasi

4. Prinsip kerja

5. video rangkaian

5. Analisa

5. Link Download

   
1. Jurnal [Kembali]

 

 

2. Alat dan bahan [Kembali]

  

Gambar 1 Module D’Lorenzo

1. Panel DL 2203C.

2. Panel DL 2203D.

3. Panel DL 2203S.

4. Jumper.

 

 

1. Logic State 

    

 

    Gerbang Logika (Logic Gates) adalah sebuah entitas untuk melakukan pengolahan input-input yang berupa bilangan biner (hanya terdapat 2 kode bilangan biner yaitu, angka 1 dan 0) dengan menggunakan Teori Matematika Boolean sehingga dihasilkan sebuah sinyal output yang dapat digunakan untuk proses berikutnya.

 

2. Switch SPDT

     SPDT (Single Pole Double Throw), merupakan golongan saklar yang memiliki 3 terminal. Jenis saklar ini dapat digunakan sebagai saklar pemilih

3. Logic Probe

    Logic probe adalah alat yang dapat menganalisa suatu rangkaian IC dengan cara menunjukkan logika keluaran dari kaki pin IC tersebut .

 

4. J-K Flip-Flop (74LS112)

    JK flip-flop digunakan sebagai komponen dasar suatu counter atau pencacah naik (up counter) ataupun pencacah turun (down counter). Counter (rangkaian logika sekuensial yang dibentuk dari flip-flop.

 

5. D Flip-flop (7474)

 

    D Flip-Flop adalah salah satu Flip Flop yang dapat menyimpan data. Ini dapat digunakan digunakan untuk menyimpan data secara statis atau dinamis tergantung pada desain sirkuit.

 

3. rangkaian simulasi [Kembali]

 

 
4. Prinsip kerja [Kembali] 

 

Pertama mari kita perhatikan rangkaian J-K flip flop terdapat inputan kaki S dan R, pada kaki inputan S dan R jika sama sama bernilai 1 maka input R dan S dapat diabaikan , namun jika salah satu inputan R atau S bernilai 1 maka input pada kaki J dan K yang dapat kita abaikan. Selanjutnya pada D-flip flop yang dimana inputnya merupakan gabungan dari dua input yang pada salah satu inputnya diberi gerbang NOT . Sama seperti sebelumnya karena ada inputan R dan S maka kita perhatikan lebih dahulu inputan R dan S yang dimana bernilai 1 dan tidak aktif dikarenakan aktif low. Untuk clock pada rangkaian ini merupakan aktif high yaitu gelombang sinyal pada output akan berganti naik atau turun jika pada kondisi Rise Time(RT) atau kondisi dari keadaan 0 ke 1.pada percobaan ini terdapat beberapa kondisi diantaranya

• Saat B0=0, B1=1, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka dihasilkan output yang sama pada J-K Flip Flop dan D Flip Flop  dimana Q=0 dan Q'=1.
• Saat B0=1, B1=0, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka dihasilkan output pada J-K Flip Flop 1 dan pada D Flip Flop juga 1. Ini dikarenakan pada rangkaian ini dia aktif low, dan diberi inputan berupa 0, maka akan membuat rangkaiannnya mengeluarkan output sebesar 1.
• Saat B0=0, B1=0, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka dihasilkan output yang sama pada J-K Flip Flop dan D Flip Flop  dimana Q=1 dan Q'=1. Kondisi ini dinamakan kondisi terlarang, karena Q dan Q' memiliki nilai yang sama yaitu 1. Seharusnya untuk nilai Q dan Q' itu berlawnana satu sama lain, tteapi pada kali ini, dia memiliki nilai yang sama. Oleh sebab itulah kondisi ini disebut kondisi terlarang. Kondisi ini juga disebut sebagai kondisi tidak stabil..
• Saat B0=1, B1=1, B2=0, B3=toggle, B4=0, B5=0, dan B6=⇨, maka dihasilkan output pada J-K Flip Flop adalah Q=1 dan Q'=0, sedangkan pada D Flip Flop nilai yang diperoleh adalah  Q=0 dan Q'=1.
• Saat B0=1, B1=1, B2=0, B3=toggle, B4=1, B5=1, dan B6=⇨, maka dihasilkan output pada J-K Flip Flop adalah Q=0 dan Q'=1, sedangkan pada D Flip Flop nilai yang diperoleh adalah  Q=0 dan Q'=1.
• Saat B0=1, B1=1, B2=1, B3=toggle, B4=0, B5=don't care, dan B6=0, maka dihasilkan output pada J-K Flip Flop adalah Q=1 dan Q'=0, sedangkan pada D Flip Flop nilai yang diperoleh adalah  Q=0 dan Q'=1.
• Saat B0=1, B1=1, B2=1, B3=toggle, B4=1, B5 dan B6 diputus, maka dihasilkan outputadalah toggle, dimana ia berlawanan dengan ouput sebelumnya. Dimana sebelumnya outputnya adalah Q=1 dan Q'=0. Tetapi setelah dia bersifat toggle, maka untuk outputnya yang dihasilka adalah Q=0 dan Q'=1.

 Kondisi dan keadaan yang ada pada percobaan sudah sama dengan dengan kondisi sebenarnya, dimana datanya sudah sesuai dengan tabel kebenarannya.

 

5. Video simuasi [Kembali]  

 

6. Analisa [Kembali]

1.       1. Bagaimana jika B0 dan B1 sama sama diberi logika 0. Apa yang terjadi pada rangkaian.

Jawab:

Apabila B0 dan B1 sama sama berlogika 0 maka output yang dihasilkan oleh Q dan Q^ akab berlogika 1 dan 1. Kondisi ini disebut dengan kondisi larangan dimana keadaannya tidak stabil. Nilai Q =1 dan Q^ = 1 ini didapat karena rangkaiannya bersifat aktif low dimama rangkaian akan aktif saat berlogika 0 sehingga outputnya akan berlogika 1.

2.      2. Bagaimana nija b3 diputuskan atau tidak dihubungkan pada rangkaian. Apa yang terjadi pada rangkaian?

Jawab:

Pada rangkaian ini B3 adalah clock. Ketika clock diputuskan atau tidak dihubungkan pada rangkaian maka bagian J dan K nya idak akan berfungsi sehingga tidak akan berpngaruh terhadap outputnya. Namun output pada rangkaian ini akan dipengaruhi oleh R dan S.

3.      3. Jelaskan apa yang dimaksud dengan kondisi togel, kondisi not change dan kondisi terlarang pada flip flop.

Jawab:

a.       Kondisi togel

Kondisi togel adalah kondisi dimana outputnya akan berubah ubah apabila J dan K nya masing masing berlogika 1.

b.      Kondisi notchange 

Kondisi pada RS flip flop dan JK flip flop apabila nilai inputnya sama sama berlogika 0. Maka outpunya tidak akan mengalami perubahan  atau sama dengan kondisi output sebelumnya.

c.       Kondisi terlarang

Kondisi pada RS flip flop saat inputnya berlogika 1 dan menghasilkan output yang berlogika 1. Sebaiknya ini dihindari Karen dapat menyebabkan kerusakan pada alat.

 

7. Link Download [Kembali] 

link html

link rangkaian

link video 

link datasheet JK flip flop

link datasheet D flip flop